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复旦微部分数字IC笔试题

2020/8/19 21:04:30   来源:

文章目录

  • 2017年
  • 2020年

2017年

1、 Recovery check 和 Removal check的概念? 怎么保证不出现问题 ?(有关异步信号/异步复位)

  Recovery check 和 Removal check是指复位信号的恢复时间检查和移除时间检查;

  • 恢复时间:触发器的有效时钟边沿到来之前,异步复位信号释放需保持稳定的最小提前释放时间;
  • 移除时间:触发器的有效时钟边沿到来之后,异步复位信号释放需保持稳定不变的最小时间;
      异步复位信号如果不满足Recovery check 和 Removal check则会造成亚稳态,其原因在于复位信号释放时不能够与触发器的时钟保持同步,所以可以通过对复位信号进行“异步复位同步释放”来解决。

2、画出 Y=A+BC 的 CMOS 电路?(Y=AB+!C)

  下图是Y=AB+C的CMOS电路,用CMOS工艺设计逻辑为Y=AB+C的电路和版图。因为CMOS是天然的反逻辑输出,所以需要先设计出逻辑为/Y=/(AB+C)的电路,再将输出接入一个CMOS反相器实现逻辑功能。设计电路图(Schematic)时,N网络A与B串联且与C并联,P网络A与B并联且与C串联,在N和P网络的交界节点接入反相器后引出输出Y。
  要实现Y=A+BC的电路只需将,接口处的A->B,B->C,C->A即可;
在这里插入图片描述

3、SDF 文件在 IC 设计中哪个阶段使用?文件包含了哪些信息?
   Standard delay format,标准延时格式,是IEEE标准,它描述设计中的时序信息,包括cell delay 和wire delay。cell delay是指模块内部的延时,wire delay是器件互连的延时。

4.画出 4 分频电路

  • 用D触发器器实现:如下图所示:
    在这里插入图片描述
  • 用SR锁存器实现:(将SR锁存器转化为D触发器,在进行连接)

在这里插入图片描述
在这里插入图片描述
5、画出 assign out = (a[3:0] != 4’b0001)的门电路

a[3:0] == 4’b0001 -> out = 1’b0 ;
a[3:0] != 4’b0001 -> out = 1’b1 ;

在这里插入图片描述

  1. 分析以下电路功能?
    在这里插入图片描述
    上图左边为一个16分频的电路。
    A 为低电平时,5个D触发器全部复位,Y输出低电平
    A 为高电平时,左边4个触发器开始分频计数,计数到第4个触发器输出高电平(上升沿,分频器半个周期,8个CLK周期)时,Y输出高电平。

7.写 verilog 代码。输入 in,输出 out,对输入 in 维持的周期进行计数 N:
  如果 N<4,则 out 为 0,
  如果 N>4,则将 out 拉高,并保持 N/4个周期数,限定 N/4 不大于 6;

使用状态机,
current_state == 0 : IDLE
current_state == 1 : 计数
current_state == 2 : 计算out高电平持续周期
current_state == 3 : 拉高out

2020年

1.自己从事研发的优势

  • (1)创造性。研发人员的求知欲很强,喜欢做前沿性挑战性的研究,而不是简单重复。创造是他们体现自我价值和方式和生活追求.
  • (2)追逐专业知识的前沿。知识是研发人员赖异生存的技能,随着行业技术的日新月异,研发人员必须不断学习,才能保证自己的技能观念、行为习惯适应技术革新的要求。
  • (3)成就意识强。与一般员工相比,研发人员更在意实现自身价值,并强烈期望得到社会和同行的认可和尊重,并不一定满足于完成一般事务,而是力求完美.

2.bus解释和罗列几个例子

  • SPI:同步 四根线 MISO MOSI SCK CS 通过片选选择设备 可以选择相位极性,时钟极性(环形)
  • UART:通用异步收发传输器(Universal Asynchronous Receiver/Transmitter),UART是一种通用串行数据总线,用于异步通信。该总线双向通信主要用于两个设备之间,所以需要电平转换,因为只有TX和RX,所以两个串口进行通信时,需要先约定一个数据传输速率,并且两个时钟速率要接近,相差太大会造成数据混乱。

因为没有时钟信号,每个数据帧都要插入至少一个起始位和终止位。意味着传输8bit数据实际要花费10bit的传输时间,从而降低数据传输速率。全双工,(总线,星型,树形1200m)

  • I2C:同步 半双工 总线仲裁机制 发地址和发数据(总线型)速率100kbps-3.4Mbps地址帧和数据帧,长度为8bit,每个字节后跟随一个ACK信号,一般上拉电阻为4.7k左右,开始SDA和SCL为高电平,开始信号是将SDA拉低,谁先拉低SDA,谁获得总线控制权。结束信号SDA置于低电平,SCL拉高并保持高电平,再讲SDA拉高。地址帧从MSB开始传输,最后1bit
    1为读,0为写,所以最大能够挂载127个设备。

3.形式验证解释和作用
  形式验证(Formal Verification)是一种IC设计的验证方法,它的主要思想是通过使用形式证明的方式来验证一个设计的功能是否正确。是一个基于数学意义的验证方法,通过比较两个设计A,B:如果A的逻辑功能被B包含,那么形式验证认为是通过的。需要注意的是并不是说着两个design是完全相等的,而是逻辑上具有包含的关系。
  可以分为三大类:等价性检查(Equivalence Checking)、形式模型检查(Formal Model Checking)(也被称作特性检查)和定理证明(Theory Prover) 。

  • 等价性检查的验证用于验证RTL设计与门级网表、门级网表与门级网表是否一致。
  • 模型检查用时态逻辑来描述规范,通过有效的搜索方法来检查给定的系统是否满足规范。
  • 定理证明把系统与规范都表示成数学逻辑公式,从公理出发寻求描述。

形式验证工具:Synopsys的Formality

4.cmos画逻辑电路ab+!c
/

5.assign out = cnt[2:0]!==3’b010 电路实现
在这里插入图片描述

6.rom实现以下verilog代码
always@(posedge clk)begin
If(a&&b) q<=1’b0;
else q<=~q;
end

7.修改优化时钟切换电路 电路图+代码
(即glitch free电路实现)

8.AHB lite看时序实现 该总线外挂32位寄存器读写操作verilog

9.状态机 实现每32个时钟周期采样A[3:0]输入端数据,判断,如果A>11,5位寄存器B减一,如果A<8,B加一,加到5’b11111为止。

10.黑盒验证写激励

11.fpga cpld由两个四输入函数发生器和一个三输入函数发生器还有三个4选1mux和三个2选1mux构成
1)如何实现5输入函数发生器?
2)最多可实现几输入?
3)可实现6输入函数发生器吗?